Description
FPGA将所有滤波结果值存入ROM,将每个滤波结果值所对应的基带码组合作为该滤波结果值的存储地址。系统运行时,用一个C位移位寄存器存储C个基带码,作为地址选通ROM,则ROM输出的滤波结果值是C个基带码的中间码的滤波结果值。随着基带码依次到达移位寄存器,移位寄存器中C个基带码的中间码也被后面的基带码依次替换,ROM输出的将是依次到达的中间码的滤波结果值,从而实现基带码的滤波成型。
图2中ROM存储的数据是设计一个成型滤波器得到的波形数据,为了与下面成型滤波器组的存储数据相区别,将图2中ROM存储的所有波形数据统称为一个子波形。
图3是成型滤波器组的实现方案图。图中的FPGA的ROM中存储了E个子波形,称为一个成型滤波器组。第一个子波形就是图2所设计的子波形,称为原来的子波形。之后的E-1个子波形是原来的子波形以时钟周期的1/E循环左移1,2,…,E-1次得到的。如何得到这些移位后的子波形是设计的关键。由于波形的移位在MATLAB中是以数值的变化体现出来的,而通过MATLAB计算可以得到数值精度很高的波形数据,所以用MATLAB设计的波形,移位可以远小于时钟周期,因此可以很容易用MATLAB得到以时钟周期的1/E循环左移后的各个子波形。
各移位后的子波形按循环左移大小依次存储在ROM中。因此一个时钟周期的延时被划分成了E个区间,将测距误差除以时钟周期,得到余数R,计算出R落在了E个区间中的哪个。选择该区间的子波形,将该子波形送到D/A转换器转换成模拟波形后再输出,就可将发送时刻的调整步长降到时钟周期的1/E。实际设计时,在MATLAB中将FIR滤波器的冲激响应以时钟周期的1/E循环左移,再与插零后的基带码卷积,就实现了子波形的循环左移。而通常的系统实时产生的波形是由系统时钟控制的,延时不会小于一个时钟周期,因此其调整精度远不如用MATLAB设计的成型滤波器组的方法。
Reliance 0-52861-1 SG Firing Circuit DCGB
Reliance 0-52861 Gate Driver Card DCGA
Reliance Electric 847026-210R Control Board
Reliance Electric 847065-307S Control Board
Reliance Electric 0-51377-35 Master Connection
Reliance Electric 0-51377-38 Test Card
Reliance Electric 0-54394 Base Driver Card
Reliance 847026-209R Speed Control Board
Reliance 847065-309R Speed Control Board
Reliance 0-52843 Power Supply Board
Reliance Electric 0-54349 Phase Sequencer
Reliance 0-51845 Precision Reference Supply
Reliance 0-55307-1 Printed Circuit Power Supply
Reliance 0-54389 Brush Monitor 054389
Reliance 0-52860-2 Inverter Analog Card VSAC
Reliance Electric 9C18 Control Station New
Reliance 847065-SS Speed Control Card
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