TRICONEX 3700A

Description

通常,系统时钟频率远高于基带码的速率,因此在成型滤波前,要在基带码的相邻码之间进行内插。内插的方式有多种,通常的内插方法是在发送的基带码的相邻码之间内插“0”。将基带码插“0”后,与低通滤波器的冲激响应卷积,再送到D/A转换器转换成模拟波形就可以实现滤波成型。设计低通滤波器时,为了得到较好的波形,通常采用高阶的FIR滤波器。如果在FPGA中用逻辑单元实现高阶FIR滤波器,会占用大量的逻辑单元。比如在Altera公司的FPGA中用逻辑单元实现一个50阶的FIR滤波器,需要26个乘法器和50个加法器,要占用一千多个逻辑单元。而本文利用FPGA中的ROM,用查表的方法设计同样的FIR滤波器,则只需占用几十个逻辑单元。图2是成型滤波器的设计原理图。该设计包括用数学工具——MATLAB预先设计的部分和在FPGA中实现的部分,MATLAB完成成型滤波后的数据波形文件的设计。FPGA存储设计好的数据波形文件,并用发送的基带码选通相应波形的存储地址,完成滤波成型。

首先用MATLAB设计数据波形文件。设系统基带码速率为N MHz,系统时钟频率为B MHz。FIR滤波器的阶数为(C为奇数,可根据滤波器的阶数要求进行选择)。FIR滤波器的系数可通过MATLAB进行设计。将C个基带码排列组合成2C种情况。对于每种组合,在C个基带码的相邻码间内插-1个0后,与设计好的滤波器的冲激响应卷积。卷积结果的中间个数据波形值就是该C个基带码组合的中间基带码(简称中间码)的滤波结果值。这个数据波形值可以存储在以该种组合(C个码)为基地址的ROM中。MATLAB可以计算出所有组合下C个基带码的中间码的滤波结果值。

Reliance 410403-38AW Thyrister
Reliance Electric 14C229 Master Isolated Ref Receiver
Reliance Electric Sabre Motor P56H7669 HP 1/2 PH3 NEW
Reliance Electric 0-51377-40
Reliance 0-54394-2 Phase, Field Monitor Board
Reliance 0-52824 CLRA Board
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Reliance 847098 -430R Speed Control Board
Reliance 847065 -308R Speed Control Board
Reliance 847101 -523S Custom Speed Control Board
Reliance 847101 -524R Custom Speed Control Board
Reliance 847101 -527S Custom Speed Control Board
Reliance 847101 -529S Custom Speed Control Board
Reliance 0-52862 Current Limit Snubber
Reliance Electric 847101-552R Control Board